近日，根据中国科学院科技论文预发布平台ChinaXiv公开论文，华为董事、半导体业务部总裁何庭波发布A time scaling theory for multi-layer electronic systems（《面向多层级电子系统的时间缩微理论》，业内称“韬（τ）定律”）V2版本。
相较于5月25日发布的V1版本，新版论文原有理论框架不变，补充了大量工程落地细节、实测数据与产品演进路线，进一步论证 “韬（τ）定律” 作为指导半导体产业发展新原则的可行性。
“韬（τ）定律” V2版本论文发布后备受关注，截至发稿时点击量超27万次，下载量超5.5万次。
图片来源： ChinaXiv网站
从投资机遇来看，机构研报称，EDA（电子设计自动化）工具链对逻辑折叠推广至关重要，EDA工具链是逻辑折叠的最大增量机遇。此外，先进封装、晶圆、测试设备等环节厂商有望受益。
披露新麒麟芯片实测数据
“韬（τ）定律”提出以“时间 （τ） 缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
根据V2版论文，与2025年麒麟9030 Pro芯片采用传统平面设计基线相比，麒麟2026采用了逻辑折叠，在相同工艺节点下，使得晶体管密度从155MTr/mm²提升至238MTr/mm²，而这一提升幅度以往需要三年的几何微缩才能实现；麒麟2026在1.1V供电电压下，主频也提升了13%至3.1GHz。与麒麟9030 Pro相比，在25℃环境、相同性能目标下，麒麟2026可将供电电压由1.1V降低至0.9V，归一化功耗下降至0.59，即功耗降低41%。
来源：论文截图
今年5月，何庭波在接受媒体采访时表示，在 “韬（τ）定律” 下，芯片的演进可以有“加速度”的发展。今年秋季，华为要发布新的麒麟手机芯片，这是第一个完整的“韬芯片”。
V2版论文预测，在未来十年间，逻辑折叠预计将从局部的关键路径折叠演进为全面的、多层级的折叠——每个封装内将集成三层、四层乃至更多的有源层。从2026年到2035年，晶体管密度预计将向400MTr/mm²及更高水平迈进。
与此同时，逻辑折叠使麒麟芯片能够显著提升CPU核心频率，并为实现4GHz及更高频率铺平道路。
来源：论文截图
“韬（τ）定律” 为高能效的AI算力底座提供新路径
韬定律V1版论文提到，2020年5月至2026年5月期间，华为半导体设计并实现了381款芯片的量产，这些芯片服务于移动、人工智能、汽车、工业及基础设施等领域。在整个产品组合中，τ缩放策略始终得到验证。
“韬（τ）定律” 在人工智能领域同样适用。V2版论文对人工智能数据中心中的τ缩放进行了阐述。τ缩放在人工智能层面通过系统架构（统一总线）、Hi-ONE光互连以及封装本身的拓扑重构（3D折叠）三个层级协同实现。V2版论文新增示意图进一步阐述统一总线、Hi-ONE以及3D折叠三项技术的分工与协同。
何庭波在论文中预测，约在2030年，昇腾990将把逻辑折叠引入人工智能加速器领域。按照此发展路径，预计到2035年硬件集成度将提升超过100倍，τ缩减效应将覆盖堆栈的每一层，而非仅集中于器件层面。
浙商证券研报称，华为 “韬（τ）定律” 在AI芯片设计中的核心价值，是通过系统性架构创新而非单纯依赖制程微缩，来满足AI算力爆发对高能效、高算力密度的紧迫需求。对AI算力基础设施而言， “韬（τ）定律” 回应了大模型时代数据搬运压力大、能耗成本高的核心痛点，为构建绿色、高能效的AI算力底座提供了可持续的发展路径。
机构称EDA工具链是最大增量机遇
从投资机遇来看，当前的EDA工具面向平面设计时代开发，机构看好EDA工具链。交银国际研报称，逻辑折叠全面推广面临的主要制约来自EDA工具链。当前EDA工具诞生于二维芯片设计时代，逻辑折叠的要求与此截然不同。EDA工具链是逻辑折叠的最大增量机遇。
此外，分析人士称，逻辑折叠的落地高度依赖先进封装。中原证券研报称，逻辑折叠能够大幅提升芯片性能，逻辑折叠需基于2.5D/3D集成、混合键合、TSV（硅通孔）、Chiplet（芯粒）等先进封装技术，先进封装将成为影响芯片性能的核心环节，并有望推动先进封装与测试设备需求快速增长，晶圆厂支持逻辑折叠架构，有望迎来产能加速释放，建议关注国内先进封装厂商、晶圆厂、半导体设备厂商的投资机会。
机构预测，PCB（印制电路板）环节有望受益于韬定律演进。财信证券研报称，PCB作为关键电子互联件，除提供电气连接外，也承载着数字及模拟信号传输、电源供给和射频微波信号发射与接收等业务功能。 “韬（τ）定律” 的演进有望进一步推动PCB产业高端化发展，强化高密度互联趋势，加快VPD（垂直供电）、埋嵌等技术的落地节奏，提高PCB产品附加值和产业竞争壁垒。
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责任编辑：郭栩彤
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